今天搞个专业点的：Co-Salicide Spiking问题研究
最近遇到Device漏电问题，很棘手，难于解决，虽然已经确认是漏到衬底漏电，也通过FA分析知道是spiking引起的，但是如何解决spiking成了FAB的难题，由于本人已经不在FAB，没办法知道代工厂具体的工艺及一些敏感特性，着急之余，只好自己多看点资料，研究一番，至于对FAB解决问题有没有帮助就再说了，增加点知识储备还是好的，所以，今天研究的重点就是Co-Salicide Spiking造成的漏电问题以及解决方法，本文主要基于一篇paper的研究做出分析和讨论，不一定具有普遍适用性，但是作为问题的分析依据，还是可以的，好了，不啰嗦了，我们进入正题。
我们发现，随着CMOS工艺栅尺寸逐渐缩小，之前用过的Ti Salicide开始变得不能满足要求，因为其电阻率随着栅宽的缩小而迅速增大，这一现象不是我们想要看到的，虽然通过优化工艺参数，可以将Ti Salicide工艺延伸到接近~0.1um节点，但是继续缩小栅宽的条件下，Ti Salicide工艺就不能满足要求了，因为为了使其接触电阻足够小，优化工艺（比如Ti淀积前的无定型化处理）会造成离子的横向扩严重，从而导致器件特性的恶化。
Co salicide工艺通过在Co淀积之后淀积一层cap层（TiN），有效的解决了钴氧化造成的接触电阻变大的问题，使Co Salicide可以成为0.1um以下工艺节点的良好选择。
然而，Co Salicide工艺在解决了接触电阻问题之后，却面临另一个很大的问题，那就是Co Salicide工艺做的器件的漏电比Ti Salicide工艺大的多，并且十分不稳定，找出Co Salicide工艺漏电大的机理，并提出解决方案就成为大家研究的重点，本文下面开始逐渐展开。
经分析研究，Co Salicide工艺的PN结漏电大小与结的周长无关，见下图；
Co Salicide工艺的PN结漏电大小与结的面积大小有明显相关性，见下图，面积越大，漏电越严重；
Co Salicide工艺的器件漏电大小与结的面积大小有关的特性可以用下图表示，结的面积越小，缺陷密度一定的情况下，受影响的die所占的比例越小，漏电程度越低，反之，结面积越大，器件中招的概率越高，器件漏电越严重（这个是一个蒙特卡洛模型分析的结果，里面涉及到缺陷的高斯分布）。
为了研究Co Salicide漏电路径，做了TEM分析，发现有Salicide spiking发生，XRD分析显示spiking处的物质组成是CoSix。
这种CoSix是在450℃时迅速产生的，是第一次RTA时产生的，而且随着温度升高，CoSix的spiking尺寸在缩小，器件漏电分布也可以看到，到550℃时，漏电比450℃时小了很多。
这种CoSix形成的spiking随着温度升高尺寸缩小的现象通过动态TEM可以看到如下的现象，温度升高，spiking越来越小，到650℃时几乎已经看不见了。
当然，这种650℃条件虽然是看不见spiking了，但不一定是最佳条件，最佳条件需要看漏电的分布，实验结果显示800~850℃这个范围才是最佳修复Co-Salicide出现Spiking的最佳温度范围（第二次RTA条件），到了900℃，Co大量扩散到衬底中，其浓度与掺杂的离子浓度是同一数量级，因此导致了大量的漏电。
综上所述，450℃条件下会形成CoSix，这种物质以spiking形式出现在PN结内部，尺寸在0.05~0.15um，完全可以造成器件的漏电增大，通过实验发现，高温RTA下，spiking会变小，直到最佳的800~850℃条件下，器件漏电可以控制在1E-12A量级，Co Saliicde造成的spiking问题可以忽略不计，器件性能得到足够的改善，Co Salicide工艺可以进一步延伸到0.1um以下节点，直到65nm。
好了，今天的文章就分享到这里，可以结合自己实际遇到的问题，想一想是否可以用到工作当中去，以这里的数据做为一个参考，我想即使FAB不同，参考一下大体的方向是不会错的，前人做的工作不就是为后人做指引的嘛！毕竟现在大家研究的热点已经不在~0.1um这个节点上了，新的文章恐怕发的也不会多了，找前人的文章来学习还是很好的快速掌握一个工艺在开发过程中的遇到问题及如何解决的很好的手段。
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