【博文连载】cadence indago征程（二）如何产生indago database / 开普饭

作者: JoyShockley(胡诣哲) 本文为作者为EETOP Analog IC设计板块版主仔细看过几篇Kundert, K H的关于这方面的论文,我感觉这个还是很重要的. 一般公司如果没有人做 ...

相信很多刚接触FPGA的初学者们都对它一知半解,不知道它真正的优势在哪里.当然,这对于初学者来说,确实不需要太过于深入了解,也了解不了那么多.对于初学者们,有一些过来人的建议,小编觉得还是非常有用的, ...

启动indago工具之后,indago的界面,如下图所示: 下面,就介绍一些,indago的炫酷技能. 一.smartlog smartlog,显示log,并且可以将打印的一行log,和仿真状态进行关 ...

indago工具,是cadence工具,推出的一系列debug工具.在启动simvision工具时,就会弹出一个窗口,里面就提到了indago工具. 这套工具,非常的强大,但是就是网上介绍的资料不多. ...

我们在编写c程序,在调试的时候,希望能够使用visual studio工具,或者eclipse工具,实现单步调试,让我们能够查看c程序的执行状态,从而帮助我们去调试我们写的c程序. 那在soc验证或c ...

indago工具很强大,对于debug环境,非常好用.但是因为仿真过程中,会产生indago database,而database,会记录仿真的所有状态,因此必然就会造成仿真速度慢.如果环境非常复杂, ...

ECP5/ECP5-5G SerDes支持100~1300mV可以配置的输出差分摆幅,在特定情况下,更高的输出差分摆幅往往可以提高SerDes信号的抗干扰能力.但是这并不意味着,提高输出差分摆幅一定是 ...

之前说明了软件控制硬件的原理,本质上就是控制寄存器.但是软件也只能控制一个寄存器,那如果要控制多个寄存器了,那又该怎么办呢?这个时候,你就得了解片上总线互联技术了,为什么是片上了,因为这些都是在芯片里 ...

在GICv2架构中,GIC与core之间,是直接通过irq,fiq管脚,传递中断信号.但是在GICv3架构中,GIC通过gic stream接口向cpu interface传递中断信息,然后由cpu ...

接上文,这篇博客非独立文章,可能您需先读上一篇. SOC图 EOC NOC 图对比资源是有限的,怎样才能做到资源利用率最大化? FPGA里面有个RAM,一般的RAM最大只有两个读取口,但是现 ...

ARM在GIC中,对于中断,定义了如下的一些术语. 一.中断状态对于每一个中断而言,有以下4个状态: inactive:中断处于无效状态 pending:中断处于有效状态,但是cpu没有响应该中断 ...

【博文连载】cadence indago征程（二）如何产生indago database