【博文连载】PCIe扫盲——高级错误报告AER（二） / 开普饭

AriesOpenFPGA 记录FPGA学习经验,提供FPGA共享开源资料,主要的教程有VHDL,Verilog等 38篇原创内容公众号 PCIe专题物理层概述物理层是PCIe的最低层次,T ...

忠告一如果时序差的不多,在1NS以内,可以通过修改综合,布局布线选项来搞定,如果差的多,就得动代码. 忠告二看下时序报告,挑一个时序最紧的路径,仔细看看是什么原因导致,先看逻辑级数是多少?是哪种电 ...

前面的文章提到过高级错误报告(Advanced Error Reporting,AER),接下来详细地介绍一下这一功能.在已有的PCIe错误报告机制上(之前文章介绍的),AER还支持以下特性: · ...

在任何事务层包(TLP)发送之前,PCIe总线必须要先完成Flow Control初始化.当物理层完成链路初始化后,便会将LinkUp信号变为有效,告知数据链路层可以开始Flow Control初始化 ...

之前说明了软件控制硬件的原理,本质上就是控制寄存器.但是软件也只能控制一个寄存器,那如果要控制多个寄存器了,那又该怎么办呢?这个时候,你就得了解片上总线互联技术了,为什么是片上了,因为这些都是在芯片里 ...

PCIe总线有三种错误报告方式,分别是: 1. Completions:通过Completion中的状态位向Request返回错误信息 2. Poisoned Packet(又称为错误 ...

这篇文章主要介绍事务(Transaction)错误.链路流量控制(Link Flow Control)相关的错误.异常的TLP(Malformed TLP)以及内部错误(Internal Errors ...

这篇文章来详细地分析一下各种错误源的产生原理,由于内容较多,因此分为两篇文章.第一篇介绍一下ECRC校检错误和Data Poisoning等:第二篇文章介绍事务(Transaction)错误.链路流量 ...

前面的文章提到过,PCI总线中定义两个边带信号(PERR#和SERR#)来处理总线错误.其中PERR#主要对应的是普通数据奇偶校检错误(Parity Error),而SERR#主要对应的是系统错误(S ...

PCI总线使用INTA#.INTB#.INTC#和INTD#信号向处理器发出中断请求.这些中断请求信号为低电平有效,并与处理器的中断控制器连接.在PCI体系结构中,这些中断信号属于边带信号(Sideb ...

本文来聊一聊PCIe系统中的参考时钟,主要参考资料为PCIe Base Spec和CEM Spec.在1.0a和1.1版本的PCIe Base Spec中并没有详细的关于参考时钟的描述,而是在与之对应 ...

【博文连载】PCIe扫盲——高级错误报告AER（二）